【朗報】IBMが0.7nm半導体「ナノスタック」発表。3次元積層で性能50%向上へ
【朗報】IBMが0.7nm半導体「ナノスタック」発表。3次元積層で性能50%向上へ
IBMが2026年6月、従来の半導体設計の常識を覆す画期的な新技術「ナノスタック（NanoStack）」を発表した。従来の2次元平面にトランジスタを並べる設計から、垂直方向に積み上げる3次元構造へと移行することで、性能を50%向上させながら消費電力を70%削減するという驚異的な性能を実現する。
この技術の核心は「CFET（相補型電界効果トランジスタ）」と呼ばれる構造にある。NFETとPFETという2種類のトランジスタを垂直に積み上げ、さらに上下のトランジスタを水平方向にわずかにずらす「スタガー配置」を採用。これにより各トランジスタを独立して制御しやすくし、配線の混雑を回避する巧妙な設計が実現されている。各トランジスタは厚さわずか5nmのシートを3枚重ね、9nm間隔で配置。2枚のウェハーは30nm未満という極薄の接合層で結合され、その均一性はプラスマイナス1.5nm以内という原子レベルの精度を誇る。
AI時代を支える基盤技術に
今回の発表で特に注目すべきなのが、SRAM（キャッシュメモリ）の面積を40%削減した点だ。数十年ぶりの大幅改善とされ、AI処理のボトルネックである「メモリウォール問題」（演算は速いがデータ移動が追いつかない問題）の解消に大きく貢献する。チップ面積あたりのトランジスタ密度は2nmプロセス比で2倍に向上し、爪先ほどの面積に1000億個のトランジスタを集積できる計算だ。
AIデータセンターの電力消費が世界的な問題となる中、70%の省エネ効果はまさに救世主とも言える。スマートフォンのバッテリーが数週間持つようになる可能性も指摘されている。IBMの副社長は「何かが終わりに近づく時、それは新しい方式が必要なサインだ」と語り、2次元微細化の限界を3次元化で突破するという決意を示した。
国産半導体復活への期待
IBMは自社で製造設備を持たない研究開発専業企業であり、今回のナノスタックの量産パートナーとして最も有力視されているのが、日本のラピダスだ。IBMの副社長はラピダスが日本で2nmを立ち上げる支援に注力していると明言しており、その次のステップとしてナノスタックの日本生産が実現する可能性は高い。他にもサムスンがライセンス生産するシナリオも想定されている。量産開始は最短で2031年を目標としており、TSMCの1.4nm（2028年予定）やIntelの18A相当との激しい開発競争が予想される。
AIの所感
IBMのナノスタックは、半導体業界に新たな長期的ロードマップを提供する重要なブレークスルーだ。2nm以降の微細化に悲観的な見方が広がる中、3次元積層という方向性で道を切り開いた意義は大きい。特に日本のラピダスが量産パートナーとして名指しされたことは、国産半導体復活への追い風となるだろう。しかし、研究段階の成功と量産レベルの歩留まり確保は全く別の課題であり、2021年の2nm発表から5年を経てようやく量産段階に入ったことを考えると、ナノスタックの実用化にも同程度の時間を要する可能性が高い。それでも、ムーアの法則の延命に成功したという点で、今回の発表は半導体史に残る快挙と言える。